ADC基板のRF入力部分
前回、SDRの実験用基板について記載しましたが、 やっとRF入力についての回路図が大体できたと思います。
我ながらごちゃごちゃして見にくいです。1枚に詰め込みすぎ。
図面の上半分が、ADCの入力の回路です。 片方は70-90MHzのBPFを通し、RFアンプ、RF balunを通して差動入力されています。こちらはFM用です。 RFアンプのデータシートを見てみると、一般的にはLNA(Low Noise Amplifier)を通してから、 このアンプに信号を入力するようです。ただ、Interfaceの特集記事ではLNAは使用しないで実現していましたので、 FM程度の帯域だったら問題ないのかもしれません。
もう一方の入力は、シングルエンドモードで使用し、かつRFアンプを使用するパスと使用しないパスをジャンパで選択できるようにしています。 ジャンパでRF信号を通すのは少し気が引けますが、こちらはAM帯域をターゲットするので、 まぁそれほど高速性は要求されないから良いでしょう。
ADCの入力インピーダンスは、データシートによると100Ω以下とするように記載されていますが、 どちらの入力も基本的には50Ωに揃えてあるつもりです。 RFアンプは入力も出力もインピーダンスが50Ωとなるデバイスです。
また、SENSEピンはジャンパにて2Vp-pか1Vp-pかを選択します。
図面真ん中左側にあるのは、ADCのクロック生成部です。 TCXOから出力される40MHzをCDCLVS1102で2つに分岐します。片方はADCのCLKA,CLKBに入力され、 もう一方はコネクタを介してFPGAのCCピンに接続します。ADCからのクロック出力は無いためです。
2017/2/20追記:当初予定していたTCXOは2.5ppmのものでしたが、 digikeyでは在庫がなくなっているため、 ちょっと怖いですがMEMSの5ppmのクロックに変更しました。 お値段もそれなりにアップしてしまいました。
図面下側はADCの電源部です。VDDはMax 3.4V、Typical 3.0Vです。LDOで3.3Vから3.0Vを生成し、 かつ生成された3.0Vと3.3Vから使用する電圧をジャンパで設定できるようにしています。 クロックが3.3Vなので、VDD=3.0Vで動作させるのはどうかな、という懸念があるためです。 この回路全体で使用されるのは最大で150mA程度と想定されますので、300mA出力のLDOを選択しています。
この回路を作成していたら、オーディオ出力も載せたくなってきました。 最終的にFPGAでSDRを実装したら、そのまま音を出してみたいですしね。 元々の予定だと、この程度の回路で基板を描くつもりでしたが、 オーディオ部分も回路を作成しようと思います。
回路作成すると、いろいろと欲が出てきます。